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ipq6018: pcie: Update phy configuration

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Signed-off-by: Balaji Prakash J <bjagadee@codeaurora.org>
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Balaji Prakash J 2019-10-30 12:05:39 +05:30
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226
drivers/pci/pci_ipq.c
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@ -304,8 +304,13 @@ DECLARE_GLOBAL_DATA_PTR;
#define PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE0 0x028
#define PCIE_0_QSERDES_PLL_SSC_STEP_SIZE1_MODE1 0x02C
#define PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE1 0x030
#define PCIE_0_QSERDES_RX0_UCDR_FO_GAIN 0x408
#define PCIE_0_QSERDES_RX0_UCDR_SO_GAIN 0x414
#define PCIE_0_PCS_COM_G12S1_TXDEEMPH_M3P5DB 0x96C
#define PCIE_0_PCS_COM_EQ_CONFIG5 0x9EC
#define PCIE_0_PCS_PCIE_POWER_STATE_CONFIG2 0xC0C
#define PCIE_0_PCS_PCIE_PRESET_P10_PRE 0xCBC
#define PCIE_0_PCS_PCIE_PRESET_P10_POST 0xCE0
#define PARF_MHI_CLOCK_RESET_CTRL 0x174
#define BYPASS BIT(4)
@ -487,127 +492,106 @@ static const struct phy_regs pcie_phy_v2_init_seq_ipq[] = {
{ PCIE_0_PCS_COM_SW_RESET, 0x00000000},
{ PCIE_0_PCS_COM_START_CONTROL, 0x00000003},
#else
{ PCS_COM_POWER_DOWN_CONTROL, 0x00000003},
{ PCIE_0_QSERDES_PLL_BIAS_EN_CLKBUFLR_EN, 0x00000018},
{ PCIE_0_QSERDES_PLL_BIAS_EN_CTRL_BY_PSM, 0x00000001},
{ PCIE_0_QSERDES_PLL_CLK_SELECT, 0x00000032},
{ PCIE_0_QSERDES_PLL_PLL_IVCO, 0x0000000F},
{ PCIE_0_QSERDES_PLL_BG_TRIM, 0x0000000F},
/* delay 5ms */
{ PCIE_PHY_DELAY_MS, 0x00000005},
{ PCIE_0_QSERDES_PLL_CMN_CONFIG, 0x00000006},
{ PCIE_0_QSERDES_PLL_LOCK_CMP_EN, 0x00000042},
{ PCIE_0_QSERDES_PLL_RESETSM_CNTRL, 0x00000020},
{ PCIE_0_QSERDES_PLL_SVS_MODE_CLK_SEL, 0x00000005},
{ PCIE_0_QSERDES_PLL_VCO_TUNE_MAP, 0x00000004},
{ PCIE_0_QSERDES_PLL_VCO_TUNE_TIMER1, 0x000000FF},
{ PCIE_0_QSERDES_PLL_VCO_TUNE_TIMER2, 0x0000003F},
{ PCIE_0_QSERDES_PLL_CORE_CLK_EN, 0x00000000},
{ PCIE_0_QSERDES_PLL_HSCLK_SEL, 0x00000001},
{ PCIE_0_QSERDES_PLL_DEC_START_MODE0, 0x00000068},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START3_MODE0, 0x00000002},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START2_MODE0, 0x000000AA},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START1_MODE0, 0x000000AB},
{ PCIE_0_QSERDES_PLL_LOCK_CMP2_MODE0, 0x00000014},
{ PCIE_0_QSERDES_PLL_LOCK_CMP1_MODE0, 0x000000D4},
{ PCIE_0_QSERDES_PLL_CP_CTRL_MODE0, 0x00000009},
{ PCIE_0_QSERDES_PLL_SSC_PER1, 0x0000007D},
{ PCIE_0_QSERDES_PLL_SSC_PER2, 0x00000001},
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE1_MODE0, 0x0000000A},
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE0, 0x00000005},
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE1_MODE1, 0x00000008},
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE1, 0x00000008},
{ PCIE_0_QSERDES_PLL_PLL_RCTRL_MODE0, 0x00000016},
{ PCIE_0_QSERDES_PLL_PLL_CCTRL_MODE0, 0x00000028},
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN1_MODE0, 0x000000A0},
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN0_MODE0, 0x000000A0},
{ PCIE_0_QSERDES_PLL_VCO_TUNE2_MODE0, 0x00000002},
{ PCIE_0_QSERDES_PLL_VCO_TUNE1_MODE0, 0x00000024},
{ PCIE_0_QSERDES_PLL_CORECLK_DIV, 0x0000000A},
{ PCIE_0_QSERDES_PLL_SYS_CLK_CTRL, 0x00000002},
{ PCIE_0_QSERDES_PLL_SYSCLK_BUF_ENABLE, 0x00000007},
{ PCIE_0_QSERDES_PLL_SYSCLK_EN_SEL, 0x00000008},
{ PCIE_0_QSERDES_PLL_BG_TIMER, 0x0000000A},
{ PCIE_0_QSERDES_PLL_DEC_START_MODE1, 0x00000053},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START3_MODE1, 0x00000005},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START2_MODE1, 0x00000055},
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START1_MODE1, 0x00000055},
{ PCIE_0_QSERDES_PLL_LOCK_CMP2_MODE1, 0x00000029},
{ PCIE_0_QSERDES_PLL_LOCK_CMP1_MODE1, 0x000000AA},
{ PCIE_0_QSERDES_PLL_CP_CTRL_MODE1, 0x00000009},
{ PCIE_0_QSERDES_PLL_PLL_RCTRL_MODE1, 0x00000016},
{ PCIE_0_QSERDES_PLL_PLL_CCTRL_MODE1, 0x00000028},
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN1_MODE1, 0x00000000},
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN0_MODE1, 0x000000A0},
{ PCIE_0_QSERDES_PLL_VCO_TUNE2_MODE1, 0x00000003},
{ PCIE_0_QSERDES_PLL_VCO_TUNE1_MODE1, 0x000000B4},
{ PCIE_0_QSERDES_PLL_CORECLK_DIV_MODE1, 0x00000008},
/*qmp_tx_init*/
{ PCIE_0_QSERDES_TX0_RES_CODE_LANE_OFFSET_TX, 0x00000002},
{ PCIE_0_QSERDES_TX0_RCV_DETECT_LVL_2, 0x00000012},
{ PCIE_0_QSERDES_TX0_HIGHZ_DRVR_EN, 0x00000010},
{ PCIE_0_QSERDES_TX0_LANE_MODE_1, 0x00000006},
/*qmp_rx_init*/
{ PCIE_0_QSERDES_RX0_SIGDET_CNTRL, 0x00000003},
{ PCIE_0_QSERDES_RX0_SIGDET_ENABLES, 0x0000001C},
{ PCIE_0_QSERDES_RX0_SIGDET_DEGLITCH_CNTRL, 0x00000014},
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL2, 0x0000000E},
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL3, 0x00000004},
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL4, 0x0000001B},
{ PCIE_0_QSERDES_RX0_DFE_EN_TIMER, 0x00000004},
{ PCIE_0_QSERDES_RX0_UCDR_SO_SATURATION_AND_ENABLE, 0x0000007F},
{ PCIE_0_QSERDES_RX0_UCDR_PI_CONTROLS, 0x00000070},
{ PCIE_0_QSERDES_RX0_RX_EQ_OFFSET_ADAPTOR_CNTRL1, 0x00000073},
{ PCIE_0_QSERDES_RX0_RX_OFFSET_ADAPTOR_CNTRL2, 0x00000080},
{ PCIE_0_QSERDES_RX0_RX_MODE_10_LOW, 0x00000000},
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH, 0x00000002},
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH2, 0x000000C8},
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH3, 0x00000009},
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH4, 0x000000B1},
{ PCIE_0_QSERDES_RX0_RX_MODE_01_LOW, 0x00000000},
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH, 0x00000002},
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH2, 0x000000C8},
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH3, 0x00000009},
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH4, 0x000000B1},
{ PCIE_0_QSERDES_RX0_RX_MODE_00_LOW, 0x000000F0},
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH, 0x00000002},
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH2, 0x0000002F},
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH3, 0x000000D3},
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH4, 0x00000040},
{ PCIE_0_QSERDES_RX0_RX_IDAC_TSETTLE_HIGH, 0x00000000},
{ PCIE_0_QSERDES_RX0_RX_IDAC_TSETTLE_LOW, 0x000000C0},
/* pcie fll config*/
{ PCIE_0_PCS_COM_FLL_CNTRL2, 0x00000083},
{ PCIE_0_PCS_COM_FLL_CNT_VAL_L, 0x00000009},
{ PCIE_0_PCS_COM_FLL_CNT_VAL_H_TOL, 0x000000A2},
{ PCIE_0_PCS_COM_FLL_MAN_CODE, 0x00000040},
{ PCIE_0_PCS_COM_FLL_CNTRL1, 0x00000001},
{ PCIE_0_PCS_COM_P2U3_WAKEUP_DLY_TIME_AUXCLK_H, 0x00000000},
{ PCIE_0_PCS_COM_P2U3_WAKEUP_DLY_TIME_AUXCLK_L, 0x00000001},
{ PCIE_0_PCS_PCIE_OSC_DTCT_ACTIONS, 0x00000000},
{ PCIE_0_PCS_PCIE_L1P1_WAKEUP_DLY_TIME_AUXCLK_H, 0x00000000},
{ PCIE_0_PCS_PCIE_L1P1_WAKEUP_DLY_TIME_AUXCLK_L, 0x00000001},
{ PCIE_0_PCS_PCIE_L1P2_WAKEUP_DLY_TIME_AUXCLK_H, 0x00000000},
{ PCIE_0_PCS_PCIE_L1P2_WAKEUP_DLY_TIME_AUXCLK_L, 0x00000001},
{ PCIE_0_PCS_PCIE_EQ_CONFIG1, 0x00000011},
{ PCIE_0_PCS_PCIE_EQ_CONFIG2, 0x0000000B},
{ PCIE_0_PCS_PCIE_POWER_STATE_CONFIG4, 0x00000007},
{ PCIE_0_PCS_PCIE_OSC_DTCT_CONFIG2, 0x00000052},
{ PCIE_0_PCS_PCIE_OSC_DTCT_MODE2_CONFIG2, 0x00000050},
{ PCIE_0_PCS_PCIE_OSC_DTCT_MODE2_CONFIG4, 0x0000001A},
{ PCIE_0_PCS_PCIE_OSC_DTCT_MODE2_CONFIG5, 0x00000006},
{ PCIE_0_QSERDES_PLL_CLK_EP_DIV_MODE0, 0x00000019},
{ PCIE_0_QSERDES_PLL_CLK_EP_DIV_MODE1, 0x00000028},
{ PCIE_0_QSERDES_PLL_CLK_ENABLE1, 0x00000090},
{ PCIE_0_PCS_COM_POWER_DOWN_CONTROL, 0x00000003},
{ PCIE_0_PCS_PCIE_ENDPOINT_REFCLK_DRIVE, 0x000000C1},
{ PCIE_0_PCS_COM_RX_DCC_CAL_CONFIG, 0x00000001},
{ PCIE_0_PCS_COM_EQ_CONFIG5, 0x00000001},
{ PCIE_0_PCS_PCIE_POWER_STATE_CONFIG2, 0x0000000D},
{ PCIE_0_PCS_COM_RX_SIGDET_LVL, 0x000000AA},
{ PCIE_0_PCS_COM_REFGEN_REQ_CONFIG1, 0x0000000D},
{ PCIE_0_PCS_COM_SW_RESET, 0x00000000},
{ PCIE_0_PCS_COM_START_CONTROL, 0x00000003},
{ PCIE_0_PCS_COM_POWER_DOWN_CONTROL, 0x03 },
{ PCIE_0_QSERDES_PLL_SSC_PER1, 0x7D },
{ PCIE_0_QSERDES_PLL_SSC_PER2, 0x01 },
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE1_MODE0, 0x0A },
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE0, 0x05 },
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE1_MODE1, 0x08 },
{ PCIE_0_QSERDES_PLL_SSC_STEP_SIZE2_MODE1, 0x04 },
{ PCIE_0_QSERDES_PLL_BIAS_EN_CLKBUFLR_EN, 0x18 },
{ PCIE_0_QSERDES_PLL_CLK_ENABLE1, 0x90 },
{ PCIE_0_QSERDES_PLL_SYS_CLK_CTRL, 0x02 },
{ PCIE_0_QSERDES_PLL_SYSCLK_BUF_ENABLE, 0x07 },
{ PCIE_0_QSERDES_PLL_PLL_IVCO, 0x0F },
{ PCIE_0_QSERDES_PLL_LOCK_CMP1_MODE0, 0xD4 },
{ PCIE_0_QSERDES_PLL_LOCK_CMP2_MODE0, 0x14 },
{ PCIE_0_QSERDES_PLL_LOCK_CMP1_MODE1, 0xAA },
{ PCIE_0_QSERDES_PLL_LOCK_CMP2_MODE1, 0x29 },
{ PCIE_0_QSERDES_PLL_BG_TRIM, 0x0F },
{ PCIE_0_QSERDES_PLL_CP_CTRL_MODE0, 0x09 },
/*PCIE_0_ delay 5ms */
{ PCIE_PHY_DELAY_MS, 0x05 },
{ PCIE_0_QSERDES_PLL_CP_CTRL_MODE1, 0x09 },
{ PCIE_0_QSERDES_PLL_PLL_RCTRL_MODE0, 0x16 },
{ PCIE_0_QSERDES_PLL_PLL_RCTRL_MODE1, 0x16 },
{ PCIE_0_QSERDES_PLL_PLL_CCTRL_MODE0, 0x28 },
{ PCIE_0_QSERDES_PLL_PLL_CCTRL_MODE1, 0x28 },
{ PCIE_0_QSERDES_PLL_BIAS_EN_CTRL_BY_PSM, 0x01 },
{ PCIE_0_QSERDES_PLL_SYSCLK_EN_SEL, 0x08 },
{ PCIE_0_QSERDES_PLL_RESETSM_CNTRL, 0x20 },
{ PCIE_0_QSERDES_PLL_LOCK_CMP_EN, 0x42 },
{ PCIE_0_QSERDES_PLL_DEC_START_MODE0, 0x68 },
{ PCIE_0_QSERDES_PLL_DEC_START_MODE1, 0x53 },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START1_MODE0, 0xAB },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START2_MODE0, 0xAA },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START3_MODE0, 0x02 },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START1_MODE1, 0x55 },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START2_MODE1, 0x55 },
{ PCIE_0_QSERDES_PLL_DIV_FRAC_START3_MODE1, 0x05 },
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN0_MODE0, 0xA0 },
{ PCIE_0_QSERDES_PLL_INTEGLOOP_GAIN0_MODE1, 0xA0 },
{ PCIE_0_QSERDES_PLL_VCO_TUNE1_MODE0, 0x24 },
{ PCIE_0_QSERDES_PLL_VCO_TUNE2_MODE0, 0x02 },
{ PCIE_0_QSERDES_PLL_VCO_TUNE1_MODE1, 0xB4 },
{ PCIE_0_QSERDES_PLL_VCO_TUNE2_MODE1, 0x03 },
{ PCIE_0_QSERDES_PLL_CLK_SELECT, 0x32 },
{ PCIE_0_QSERDES_PLL_HSCLK_SEL, 0x01 },
{ PCIE_0_QSERDES_PLL_CORE_CLK_EN, 0x00 },
{ PCIE_0_QSERDES_PLL_CMN_CONFIG, 0x06 },
{ PCIE_0_QSERDES_PLL_SVS_MODE_CLK_SEL, 0x05 },
{ PCIE_0_QSERDES_PLL_CORECLK_DIV_MODE1, 0x08 },
{ PCIE_0_QSERDES_TX0_RES_CODE_LANE_OFFSET_TX, 0x02 },
{ PCIE_0_QSERDES_TX0_LANE_MODE_1, 0x06 },
{ PCIE_0_QSERDES_TX0_RCV_DETECT_LVL_2, 0x12 },
{ PCIE_0_QSERDES_RX0_UCDR_FO_GAIN, 0x0C },
{ PCIE_0_QSERDES_RX0_UCDR_SO_GAIN, 0x02 },
{ PCIE_0_QSERDES_RX0_UCDR_SO_SATURATION_AND_ENABLE, 0x7F },
{ PCIE_0_QSERDES_RX0_UCDR_PI_CONTROLS, 0x70 },
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL2, 0x61 },
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL3, 0x04 },
{ PCIE_0_QSERDES_RX0_RX_EQU_ADAPTOR_CNTRL4, 0x1E },
{ PCIE_0_QSERDES_RX0_RX_IDAC_TSETTLE_LOW, 0xC0 },
{ PCIE_0_QSERDES_RX0_RX_IDAC_TSETTLE_HIGH, 0x00 },
{ PCIE_0_QSERDES_RX0_RX_EQ_OFFSET_ADAPTOR_CNTRL1, 0x73 },
{ PCIE_0_QSERDES_RX0_RX_OFFSET_ADAPTOR_CNTRL2, 0x80 },
{ PCIE_0_QSERDES_RX0_SIGDET_ENABLES, 0x1C },
{ PCIE_0_QSERDES_RX0_SIGDET_CNTRL, 0x03 },
{ PCIE_0_QSERDES_RX0_SIGDET_DEGLITCH_CNTRL, 0x14 },
{ PCIE_0_QSERDES_RX0_RX_MODE_00_LOW, 0xF0 },
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH, 0x01 },
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH2, 0x2F },
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH3, 0xD3 },
{ PCIE_0_QSERDES_RX0_RX_MODE_00_HIGH4, 0x40 },
{ PCIE_0_QSERDES_RX0_RX_MODE_01_LOW, 0x01 },
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH, 0x02 },
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH2, 0xC8 },
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH3, 0x09 },
{ PCIE_0_QSERDES_RX0_RX_MODE_01_HIGH4, 0xB1 },
{ PCIE_0_QSERDES_RX0_RX_MODE_10_LOW, 0x00 },
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH, 0x02 },
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH2, 0xC8 },
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH3, 0x09 },
{ PCIE_0_QSERDES_RX0_RX_MODE_10_HIGH4, 0xB1 },
{ PCIE_0_QSERDES_RX0_DFE_EN_TIMER, 0x04 },
{ PCIE_0_PCS_COM_FLL_CNTRL1, 0x01 },
{ PCIE_0_PCS_COM_REFGEN_REQ_CONFIG1, 0x0D },
{ PCIE_0_PCS_COM_G12S1_TXDEEMPH_M3P5DB, 0x10 },
{ PCIE_0_PCS_COM_RX_SIGDET_LVL, 0xAA },
{ PCIE_0_PCS_COM_P2U3_WAKEUP_DLY_TIME_AUXCLK_L, 0x01 },
{ PCIE_0_PCS_COM_RX_DCC_CAL_CONFIG, 0x01 },
{ PCIE_0_PCS_COM_EQ_CONFIG5, 0x01 },
{ PCIE_0_PCS_PCIE_POWER_STATE_CONFIG2, 0x0D },
{ PCIE_0_PCS_PCIE_POWER_STATE_CONFIG4, 0x07 },
{ PCIE_0_PCS_PCIE_ENDPOINT_REFCLK_DRIVE, 0xC1 },
{ PCIE_0_PCS_PCIE_L1P1_WAKEUP_DLY_TIME_AUXCLK_L, 0x01 },
{ PCIE_0_PCS_PCIE_L1P2_WAKEUP_DLY_TIME_AUXCLK_L, 0x01 },
{ PCIE_0_PCS_PCIE_OSC_DTCT_ACTIONS, 0x00 },
{ PCIE_0_PCS_PCIE_EQ_CONFIG1, 0x11 },
{ PCIE_0_PCS_PCIE_PRESET_P10_PRE, 0x00 },
{ PCIE_0_PCS_PCIE_PRESET_P10_POST, 0x58 },
{ PCIE_0_PCS_COM_SW_RESET, 0x00 },
{ PCIE_0_PCS_COM_START_CONTROL, 0x03 },
#endif
};